JK 觸發器是數位電子學的基本建構模組，廣泛用於資料儲存、計數器和順序邏輯設計。它通過消除無效狀態並提供靈活的控制功能（如設置、重置、保持和切換）克服了SR觸發器的限制。本文解釋了它的工作原理、內部結構、真值表、類型、應用和實際使用。
JK 人字拖概述
JK 觸發器是一種雙穩態順序邏輯電路，它使用兩個穩定狀態存儲一位數據。它有兩個輸入（J 代表設定，K 代表重置）、兩個輸出（Q 和 Q′）和一個時鐘輸入 （CLK）。可選的預設 （PR） 和清除 （CLR） 輸入允許非同步控制。
JK 觸發器支援兩種操作模式：
• 同步模式 — 輸出僅在時鐘輸入時更改。
• 異步模式 – 預設和清除覆蓋時鐘並立即強制輸出更改。
與SR觸發器不同，JK觸發器避免了無效狀態。當 J = K = 1 時，它執行切換操作，由於內部反饋，輸出打開每個時鐘脈衝。
JK Flip-Flop 真值表和狀態表
真值表（具有非同步輸入）
下表顯示輸出如何響應時鐘輸入和非同步預設/清除條件。
| 公關 | CLR | CLK | J | 凱 | 問（n+1） | 營運 |
|---|---|---|---|---|---|---|
| 0 | 1 | X | X | X | 1 | 非同步集 |
| 1 | 0 | X | X | X | 0 | 非同步重置 |
| 1 | 1 | 0 | X | X | Qn | 無變化 |
| 1 | 1 | ↑ | 0 | 0 | Qn | 持有 |
| 1 | 1 | ↑ | 1 | 0 | 1 | 套裝 |
| 1 | 1 | ↑ | 0 | 1 | 0 | 重設 |
| 1 | 1 | ↑ | 1 | 1 | Q̅n | 切換 |
狀態表（特徵表和激發表）
真值表可以簡化為兩個用於設計和分析的重要狀態表。
特徵表
根據輸入和目前狀態定義下一個狀態輸出。
| J | 凱 | 問（n） | 問（n+1） |
|---|---|---|---|
| 0 | 0 | Qn | Qn（持有） |
| 1 | 0 | Qn | 1 （套裝） |
| 0 | 1 | Qn | 0 （重設） |
| 1 | 1 | Qn | Q̅n （切換） |
特徵方程：
Q（n+1） = J·Q̅n + K̅·Qn
激勵表
定義實現特定轉換所需的輸入 （J、K）。
| 問（n） | 問（n+1） | J | 凱 |
|---|---|---|---|
| 0 | 0 | 0 | X |
| 0 | 1 | 1 | X |
| 1 | 0 | X | 1 |
| 1 | 1 | X | 0 |
（X = 不在乎）
JK觸發器框圖
JK 觸發器的框圖顯示了其關鍵輸入和內部反饋如何相互作用以控制其輸出。J 和 K 輸入決定設定和重置動作，允許輸出根據輸入邏輯儲存或更改狀態。時脈 （CLK） 訊號同步這些操作，以便僅在特定時脈轉換時發生變化，從而確保數位電路中可預測的時序。
除了這些主要輸入之外，JK 觸發器還可以包括非同步控制輸入：預設 （PR） 和清除 （CLR）。無論時鐘狀態如何，這些輸入都可以立即強制輸出為邏輯 1 或邏輯 0，這使得它們可用於初始化電路。JK 觸發器的一個顯著特點是其內部反饋路徑，其中電流輸出 Q 被反饋到邏輯網絡中。當 J 和 K 都設置為 1 時，此反饋啟用切換動作，從而允許輸出在每個時鐘脈衝上交替狀態。
JK 觸發器邏輯符號和引腳圖
邏輯符號
邏輯符號突出顯示：
• 兩個輸入：J（設定）和 K（重置）
• 一個帶有邊緣觸發標記的時鐘輸入（三角形符號，如果為低電平有效，通常帶有氣泡）
• 可選的非同步輸入：PR（預設）和 CLR（清除）
• 兩個輸出：Q 和 Q′（互補）
引腳圖（例如：74LS76 JK Flip-Flop IC）
引腳圖顯示了 JK 觸發器如何在 DIP-14 等 IC 封裝中實現。
| 密碼 | 密碼名稱 | 產品描述 |
|---|---|---|
| 1 | CLR₁ | 用於觸發器 1 的非同步清除（低電平有效） |
| 2 | 克₁ | 觸發器 1 的輸入 K |
| 3 | J₁ | 輸入 J 用於觸發器 1 |
| 4 | CLK₁ | 觸發器 1 的時脈輸入 |
| 5 | 公關₁ | 用於觸發器 1 的非同步預設 （低電平有效） |
| 6 | 問₁ | 觸發器 1 的輸出 Q |
| 7 | 接地 | 地面 |
| 8 | 問題 | 觸發器 2 的輸出 Q |
| 9 | 公關 | Flip-Flop 2 的非同步預設 （Active LOW） |
| 10 | CLK₂ | 觸發器 2 的時脈輸入 |
| 11 | J₂ | Flip-Flop 2 的輸入 J |
| 12 | K₂ | Flip-Flop 2 的輸入 K |
| 13 | CLR₂ | 用於 Flip-Flop 2 的非同步清除 （低電平有效） |
| 14 | VCC的 | 正電源電壓 |
主從 JK 人字拖
JK 觸發器中的一個常見挑戰是競賽條件，當兩個輸入都為高電平 （J = K = 1） 並且時鐘脈衝保持高電平足夠長的時間以使輸出在一個週期內重複切換時，就會發生這種情況。這會導致行為不穩定。
主從配置可確保每個時鐘脈衝僅發生一次輸出變化，並防止不必要的振盪，即使 J = K = 1。此方法透過將操作分為兩個階段來控制繞動問題：當 CLK = HIGH 時 Master 回應，當 CLK = LOW 時 Slave 更新。
如需更進階的時脈控制方法，也可以防止競賽，請參閱第 9 節 （觸發方法）。
JK觸發觸發方法
使用電平觸發時鐘的直接 JK 觸發器可能會遇到稱為“競速”的問題，當 J = K = 1 時發生這種情況，而時鐘保持高電平足夠長的時間，以便輸出在單個時鐘脈衝內重複切換。這會導致運行不穩定。
為了消除這個問題，使用了兩種觸發策略：
| 觸發類型 | 產品描述 | 預防繞圈 | 使用方式 |
|---|---|---|---|
| 主從 JK | 兩個閂鎖層疊;主站在高時鐘上處於活動狀態，從站在低時鐘上 | 將切換限制為每個週期一次 | 教育電路，中等速度 |
| 邊緣觸發 JK | 僅捕獲 ↑ 或 ↓ 時鐘邊緣的輸入 | 全面消除四處奔波 | 現代同步系統 |
時鐘邊緣行為表
| 時鐘邊緣 | J | 凱 | 問（n+1） |
|---|---|---|---|
| 沒有優勢 | X | X | Qn（持有） |
| ↑ 或 ↓ | 0 | 0 | Qn |
| ↑ 或 ↓ | 1 | 0 | 1 （套裝） |
| ↑ 或 ↓ | 0 | 1 | 0 （重設） |
| ↑ 或 ↓ | 1 | 1 | Q̅n （切換） |
邊緣觸發的 JK 觸發器在實用的數位設計中佔據主導地位，因為它們確保乾淨的過渡以及與同步時脈架構的兼容性。
JK觸發器時序圖
時序圖顯示了 JK 觸發器的輸出如何響應時鐘 （CLK） 和輸入信號（J 和 K）隨時間的變化而變化。它是了解觸發器在同步電路中行為的寶貴工具。
在每個活動時鐘邊沿（通常是上升沿，↑）期間，觸發器對輸入進行採樣並根據以下規則更新輸出 Q：
• J = 0，K = 0 →保持狀態（輸出保持不變）
• J = 1，K = 0 →集（Q 變為 1）
• J = 0，K = 1 →重置（Q 變為 0）
• J = 1，K = 1 →切換（Q 切換到相反的值）
典型的 JK 觸發器時序圖包括：
• 時鐘波形 （CLK） – 定義何時發生輸出更新
• 輸入信號（J 和 K）——顯示隨時間變化的輸入狀態
• 輸出信號（Q 和 Q′）——根據輸入和時鐘清楚地顯示狀態轉換
此圖有助於視覺化狀態變更的順序，從而更輕鬆地分析時序問題、驗證同步行為以及了解數位設計中的設定和保持時間要求。
使用 NAND 閘的 JK 觸發器
JK 觸發器可以使用基本的 NAND 閘進行建構，這揭示了裝置在閘層的內部運作方式。這種實現通常用於數字邏輯教育，因為它展示了反饋和時鐘控制如何工作以創建穩定的順序電路。
內部邏輯是使用下列方式建置：
• 兩個交叉耦合的 NAND 門，形成基本的雙穩態閂鎖。
• 兩個額外的 NAND 門用於處理 J 和 K 輸入以及先前的輸出反饋。
• 時脈控制的 NAND 閘，僅在時脈訊號處於活動狀態時才能夠改變狀態，確保同步運作。
功能行為
• 回饋邏輯可防止無效狀態 – 與 SR 閂鎖不同，JK 組態可安全地處理所有輸入組合。
• J = K = 1 的切換動作 – 內部反饋交替每個活動時鐘脈衝的輸出狀態。
• 同步操作 – 時鐘輸入確保輸出僅在定義的時間發生變化，從而允許與其他順序邏輯電路集成。
這種閘極級結構有助於解釋為什麼 JK 觸發器被認為是通用且可靠的。然而，由於其相對複雜的結構和傳播延遲，實際的數位系統通常使用邊沿觸發的 JK 觸發器或整合式 IC 版本，而不是從分立閘建立它們。
雖然閘極級 JK 觸發器解釋了內部邏輯，但實際的數位系統還必須解決時序問題，例如競速。這導致了接下來討論的改進觸發技術。
流行的 JK 觸發器 IC
JK 觸發器可作為 TTL（晶體管-晶體管邏輯）和 CMOS 系列的集成電路 （IC） 提供。這些IC通常用於計數器、分頻器、移位暫存器和記憶體控制電路。
| IC號碼 | Logic 系列 | 產品描述 |
|---|---|---|
| 74LS73 型號 | TTL | 雙 JK 觸發器，具有非同步 Clear;用於基本循序邏輯應用 |
| 74LS76 型號 | TTL | 雙 JK 觸發器，具有異步預設和清除功能;允許外部控制初始狀態 |
| 74LS107 型號 | TTL | 雙 JK 觸發器，具有/清除和切換功能;除以 2 計數器的理想選擇 |
| CD4027B | CMOS的 | 雙 JK 觸發器，具有 Set 和 Reset;提供低功耗和寬電壓範圍 |
JK人字拖的應用
JK 觸發器被廣泛使用，因為它們可以充當記憶體元件、切換設備和同步計數器。常見應用包括：
• 頻分和計數器 – 在切換模式下將時鐘頻率除以 2
• 移位暫存器 – 用於串行-並行數據轉換
• 狀態機 （FSM） – 數位系統中的控制序列邏輯
• 訊號調節 – 去抖動機械開關
• 時鐘脈衝整形 – 產生方波訊號
JK 人字拖與 SR、D 和 T 人字拖比較
| 專題 | JK 人字拖 | SR 人字拖 | D 人字拖 | T 型人字拖 |
|---|---|---|---|---|
| 輸入 | J、K | S、R | D | 時間 |
| 無效狀態 | 無 | S=R=1 無效 | 無 | 無 |
| 操作模式 | 設定、重設、切換 | 設定、重設 | 資料傳輸 | 僅切換 |
| 應用案例 | 櫃檯、收銀機 | 簡單閂鎖 | 記憶體、移位暫存器 | 計數器 |
| 複雜性 | 中等 | 簡單 | 簡單 | 很簡單 |
| 邊緣觸發支援 | 是 | 是 | 是 | 是 |
JK 人字拖是所有人字拖中最靈活的。它可以模擬SR、D和T觸發器的功能，廣泛應用於計數器和數位控制電路。
故障排除和常見設計錯誤
| 常見問題 | 產品描述 | 解決方案 |
|---|---|---|
| 時鐘同步錯誤 | 使用不同步時鐘的多個觸發器會導致時序不匹配 | 使用單一全域時鐘來源** |
| 輸入雜訊或開關反彈 | 嘈雜的輸入或機械開關會導致誤觸發 | 新增去抖動電路或 RC 濾波器 |
| 浮動預設/清除 （PR/CLR） 引腳 | 未連線的非同步輸入會導致無法預測的輸出 | 將未使用的 PR/CLR 繫結至定義的邏輯層級 |
| 設定和保留時間違規 | 將 J/K 更改得太接近時鐘轉換會導致亞穩態 | 在時脈邊緣前後保持輸入穩定 |
結論
JK 觸發器由於能夠切換狀態並處理同步和非同步操作，因此在現代數位系統中仍然是一種多功能且可靠的設備。無論是使用邏輯閘還是積體電路實現，它都用於計數器、暫存器和控制電路。了解其行為和時序有助於您設計穩定且有效率的順序邏輯應用程式。
常見問題 [FAQ]
為什麼JK觸發器被稱為「通用觸發器」？
JK 觸發器被稱為通用觸發器，因為它只需配置其 J 和 K 輸入即可執行 SR、D 和 T 觸發器的功能。這使得它適用於各種順序邏輯應用。
電平觸發和邊緣觸發的 JK 觸發器之間的主要區別是什麼？
電平觸發的 JK 觸發器響應時鐘脈衝的整個高電平或低電平，而邊沿觸發的 JK 觸發器僅在上升沿或下降沿更新其輸出，從而防止競賽問題。
如何將 JK 觸發器轉換為 D 觸發器？
JK 觸發器可以透過連接 J = D 和 K = D′ 來像 D 觸發器一樣工作。這迫使輸出跟隨輸入，模仿 D 觸發器的資料傳輸行為。
是什麼導致 JK 人字拖出現亞穩態？
當 J 和 K 輸入變化太接近時鐘轉換時，就會發生亞穩態，從而違反設置或保持時間。這可能會導致不可預測或振盪的輸出狀態。
JK觸發器可以用於分頻嗎？
是。當輸入 J 和 K 都連接為高電平 （J = K = 1） 時，JK 觸發器會在每個時鐘脈衝上切換其輸出。這會將時脈頻率除以 2，使其可用於數位計數器和分頻器。